從7nm到5nm，從5nm到3nm，半導體產業(yè)對于先進工藝制程的追求永不停歇。2022年，當臺積電宣布已經掌握成功大量量產3nm鰭式場效電晶體制程技術后，1nm開始一步步逼近。

對于先進工藝的掌握，意味著更高的性能、更頂尖的技術。從 3nm跨越到1nm，這其中面臨的技術挑戰(zhàn)猶如天塹。因此，1nm對于業(yè)界來說也充滿著誘惑。

1nm勢在必得

工藝制成的研發(fā)和生產需要大量的資源，一方面是技術積累，如晶體管架構、材料選擇、制造過程等方面都需要解決難題；另一方面還需要強大的資金、人才和設備，眾所周知從5nm走到3nm，生產成本也翻了一番。并非人人都有“資格”追求1nm。從28nm跳級到1nm這之間的差距絕對令人望而卻步。

我們來看看，目前有野心追求1nm的機構和企業(yè)分別有哪些。


英特爾的inverter

英特爾是三者中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本。這一次，英特爾報告了圍繞 CFET 制造的最簡單電路（inverter）的多項改進。CMOS inverter 將相同的輸入電壓發(fā)送到堆棧中兩個器件的柵極，并產生與輸入邏輯相反的輸出。

英特爾組件研究小組首席工程師 Marko Radosavljevic 在會議前對記者表示：“inverter 是在單個鰭片上完成的。” 他說，“在最大縮放比例下，它將是普通 CMOS 逆變器尺寸的 50%”。

問題在于，將兩個晶體管堆棧擠入inverter 電路所需的所有互連會削弱面積優(yōu)勢。為了保持緊張，英特爾試圖消除連接堆疊設備時涉及的一些擁塞。在當今的晶體管中，所有連接都來自設備本身之上。但今年晚些時候，英特爾正在部署一種稱為背面供電的技術，該技術允許在硅表面上方和下方存在互連。使用該技術從下面而不是從上面接觸底部晶體管顯著簡化了電路。由此產生的inverter具有 60 納米的密度質量，稱為接觸多晶間距（CPP，本質上是從一個晶體管柵極到下一個晶體管柵極的最小距離）。如今的 5 nm 節(jié)點芯片的 CPP 約為 50 nm。

此外，英特爾還通過將每個器件的納米片數(shù)量從 2 個增加到 3 個、將兩個器件之間的間距從 50 nm 減小到 30 nm，以及使用改進的幾何形狀來連接器件的各個部分，從而改善了 CFET 堆棧的電氣特性。


三星的秘密武器

三星演示的結果甚至比英特爾更小，顯示了 48 納米和 45 納米接觸式多晶硅間距 (CPP) 的結果，與英特爾的 60 納米相比，盡管這些是針對單個設備，而不是完整的inverter。盡管三星的兩個原型 CFET 中較小的一個出現(xiàn)了一些性能下降，但幅度并不大，該公司的研究人員相信制造工藝優(yōu)化可以解決這個問題。

三星成功的關鍵在于能夠對堆疊式 pFET 和 nFET 器件的源極和漏極進行電氣隔離。如果沒有足夠的隔離，該器件（三星稱之為 3D 堆疊 FET (3DSFET)）將會泄漏電流。實現(xiàn)這種隔離的關鍵步驟是將涉及濕化學物質的蝕刻步驟替換為新型干蝕刻。這使得優(yōu)質設備的產量提高了 80%。

與英特爾一樣，三星從硅下方接觸設備底部以節(jié)省空間。然而，這家韓國芯片制造商與美國芯片制造商的不同之處在于，這家韓國芯片制造商在每個配對設備中都使用了單個納米片，而不是英特爾的三個納米片。研究人員表示，增加納米片的數(shù)量將提高 CFET 的性能。


臺積電出手

與三星一樣，臺積電也成功實現(xiàn)了 48 納米的工業(yè)相關間距。其器件的獨特之處包括采用一種新方法在頂部和底部器件之間形成介電層以保持它們的隔離。納米片通常由硅和硅鍺的交替層形成。在工藝的適當步驟中，硅-鍺特定蝕刻方法去除該材料，釋放硅納米線。對于用于將兩個器件相互隔離的層，臺積電使用了鍺含量異常高的硅鍺，因為知道它比其他 SiGe 層蝕刻得更快。這樣，在釋放硅納米線之前，可以通過幾個步驟構建隔離層。

在 2023 年歐洲技術研討會期間，臺積電還展示了有關即將推出的互補 FET (CFET) 技術的更多詳細信息。他們指出，CFET 晶體管現(xiàn)已在臺積電實驗室中進行性能、效率和密度測試。與 GAAFET 相比，CFET 將在所有這些領域提供更好的設計，但需要一些額外的制造步驟才能使芯片按預期工作。同門同時強調，將 p 型和 n 型 FET 集成到單個器件中，CFET 需要使用高精度和高功率的高數(shù)值孔徑 EUV 掃描儀來制造。

1nm芯片制程面臨的挑戰(zhàn)

目前，全球最先進的芯片制程已經達到3nm。

業(yè)內預計，1nm工藝制程最快將在2027年小批量試產，2028年量產。但是，當芯片制程繼續(xù)向1nm甚至更小的方向發(fā)展時，會遇到各種挑戰(zhàn)。

首先是材料極限?，F(xiàn)有的硅基芯片，其晶體管主要采用硅作為基礎材料。但硅原子的直徑約為0.2nm，這意味著當芯片制程縮小到1nm甚至更小時，硅材料本身就會遇到物理極限。

此時，傳統(tǒng)的硅基芯片難以繼續(xù)發(fā)展。

其次是量子隧穿效應。

當晶體管的門控長寬厚度繼續(xù)縮小時，運載子難以被電場有效控制，會發(fā)生量子隧穿效應，導致漏電流增大，甚至芯片失效。這同樣是一個嚴峻的技術難題。

再者，過小的特征大小也會導致制程難度大幅增加，成本高昂。要實現(xiàn)如此高精度的裝備和制程，技術難度可想而知。


現(xiàn)在問題來了：1nm未來，如何實現(xiàn)？

1、2D材料

尋找合適的晶體管結構以及合適的晶體管材料來實現(xiàn) 1 納米工藝幾何結構的工作仍然是一個好的方向。使用非硅材料有利于制造非常微小的晶體管——小至 1 納米。

2019年時，IMEC就在IEEE會議上，展示2D材料可實現(xiàn)1nm以下的工藝節(jié)點。當時IMEC已經展示了具有微小特征尺寸的二硫化鉬 (MoS2) MOSFET可以為晶體管的極端縮放開辟途徑，遠低于硅器件短溝道效應的水平。

MoS2是一種二維材料，這意味著它可以以穩(wěn)定的形式生長，厚度僅為一個原子，最重要的是，在該尺度上具有原子精度。

麻省理工學院、南洋理工大學和臺積電的研究人員發(fā)現(xiàn)，二維材料與半金屬鉍 (Bi) 結合可實現(xiàn)極低的電阻，克服了實現(xiàn) 1 納米芯片的挑戰(zhàn)。

臺積電也同樣宣布，其在2D材料方面取得突破，逼近1 nm。在2022年時，臺積電和麻省理工學院、南洋理工大學聯(lián)合發(fā)表了一篇論文，描述金屬引起的導電間隙帶來的制造挑戰(zhàn)，以及單層技術如何受到這些金屬引起的間隙的影響。

這篇文章中建議使用后過渡金屬鉍和一些半導體單層過渡金屬二硫族化物來減小間隙的尺寸，從而生產出比以前小得多的2D晶體管。在實驗中，臺積電嘗試了目前各種低電阻的半導體材料，二硫化鉬（MoS2）、二硫化鎢（WS2）和二硒化鎢（WSe2）。


2、改變銅 (Cu) 互連

在計算機芯片之中，半導體組件之間的布線被稱為互連。簡單解釋，互連就是電流在芯片中各個晶體管、存儲器、處理單元和其他組件之間的流動方式，如果互連的傳輸越有效，那么芯片的效率就會越高。

在1997年以前，大家往往都在使用鋁互連。之后，IBM又發(fā)現(xiàn)了更有效的銅互連。銅線的導電電阻比鋁線低約 40%，這意味著處理速度提高約 15%。在過去的幾十年里，這種巨大的轉變導致銅成為互連的行業(yè)標準。

現(xiàn)在，銅互連也開始遇到了瓶頸。銅互連始終需要阻擋襯里材料來形成適當?shù)牟季€結構。隨著器件縮小，可用于銅布線和襯墊材料的空間變得更小。

目前業(yè)界一直在尋找其他金屬可以替代銅互連。

碳納米管 (CNT)、單層石墨烯 (SLG) 和少層石墨烯 (FLG)）與其他相關互連材料（鎢 (W)、銅 (Cu) 和釕 (Ru)）的性能比較 來源：IMEC

IBM：使用釕

IBM找的方式是使用釕。釕可以擴展到 1 納米及以上節(jié)點，并且仍然是一種有效的導體，因此不需要襯墊，這有助于節(jié)省空間。通過減色圖案化方法形成的釕也有可能用于一種新型互連集成方案，稱為頂通孔集成。在這種情況下，互連通孔形成在導線的頂部，而不是導線的下方，從而允許為最關鍵的互連層形成連續(xù)的導線和自對準通孔。此外，通過這種頂通孔集成牢固地形成嵌入式氣隙，從而減少互連寄生電容，也將有助于實現(xiàn)更快、更低功耗的芯片。IBM的研究人員使用極紫外光刻 (EUV) 雙圖案現(xiàn)有的機器上創(chuàng)建測試結構，結果表明能夠實現(xiàn)突破。

IMEC、臺積電：使用石墨烯

與IBM的方式不同，臺積電嘗試使用石墨烯進行多層布線。

人們對石墨烯互連應用的興趣并不令人意外。石墨烯表現(xiàn)出高本征載流子遷移率（高達200,000cm2 V -1 s -1）和大載流能力（高達108A/cm2）。此外，石墨烯具有高導熱性和抗電遷移的競爭穩(wěn)健性。它還可以制成原子級厚度，這有助于減輕厚度對 RC 延遲的影響。

臺積電表示，當制作不同寬度的互連原型并將其電阻與銅互連進行比較時，發(fā)現(xiàn)寬度為15nm或更小的石墨烯互連的電阻率低于銅互連的電阻率。石墨烯的接觸電阻率也比銅低四個數(shù)量級。將金屬離子嵌入石墨烯中可以改善互連的電性能，使其成為下一代互連的有前途的材料。

IMEC則認為石墨烯和金屬的混合結構，非常有希望成為1nm的候選者。此外，IMEC也在考慮釕 (Ru)作為銅互連的替代品。


3、改變器件架構

如上文提到，IBM對于1nm的努力除了選擇釕互連外，還有一個就是VTFET架構。IBM認為，使用 VTFET，晶體管組件垂直堆疊在一起，而不是橫向堆疊，這是自計算機時代誕生以來設計芯片的標準。這極大地增加了單個芯片上可以安裝的晶體管數(shù)量，就像摩天大樓城市的人口密度遠高于聯(lián)排別墅郊區(qū)的人口密度一樣。IBM的研究表明，VTFET 設計的規(guī)?？梢赃h遠超出 IBM Research 于 2021 年首次推出的最先進的 2 納米節(jié)點納米片設計的性能。

IMEC則認為能夠超越2nm的器件架構，是Forksheet架構。新的forksheet器件架構是 GAA 納米片器件的自然演變，允許軌道高度從 5T 擴展到 4.3T，同時仍然提供性能增益。或者，通過叉板設計，可用空間可用于增加板寬度，從而進一步增強驅動電流。

英特爾則是認為可以使用一種GAA FET的最新形態(tài)——堆疊式CFET場效應管架構。這種架構的集成密度進一步提升，將n型和p型MOS元件堆疊在一起，可以堆疊8個納米片，比RibbonFET多一倍。目前，英特爾正在研究兩種類型的CFET：單片式（monolithic）和順序式（sequential）。不過，英特爾的CFET架構并不是獨立提出的，而是與IMEC機構長期合作的結果。


結語

可以預見，1nm并不會是芯片技術進步的終點。

業(yè)內專家已經為我們揭示了多種可能的突破方向。我們有理由相信，人類的創(chuàng)造力會不斷地推進電子科技的進步，開啟更加絢爛的未來。

屆時，以1nm SEE YOU 的芯片時代終將來臨！