在2023年的國際電子器件會議（IEDM）上，英特爾公司展示了一項重要的技術(shù)突破，他們計劃通過背面供電技術(shù)以及新型2D通道材料的應用，繼續(xù)推動摩爾定律的發(fā)展。這項技術(shù)旨在在2030年前，在單個封裝內(nèi)集成1萬億個晶體管，為半導體行業(yè)帶來了巨大的潛力和機遇。

隨著PowerVia背面供電技術(shù)的不斷完善和Intel 20A制程節(jié)點的推出，英特爾公司正朝著實現(xiàn)這一宏偉目標邁進。這一技術(shù)將徹底改變半導體制造的方式，解決了互連瓶頸等問題，為下一代芯片的制造提供了前所未有的機會。

英特爾的研究和發(fā)展不僅包括背面供電技術(shù)，還涉及直接背面觸點的3D堆疊CMOS晶體管，以及背面觸點等領(lǐng)域的突破。這些創(chuàng)新將使半導體技術(shù)更加高效和先進，為未來的移動計算需求提供了強大支持。

隨著半導體技術(shù)不斷發(fā)展，半導體芯片的集成度越來越高，衡量芯片微觀集成密度的單位也從納米轉(zhuǎn)向埃米，這進一步推動了技術(shù)的發(fā)展。英特爾公司高級副總裁兼組件研究總經(jīng)理桑杰·納塔拉詹表示，持續(xù)創(chuàng)新比以往任何時候都更加重要，他們有能力應對未來的技術(shù)挑戰(zhàn)，為市場提供高效的解決方案。

據(jù)國際數(shù)據(jù)公司（IDC）的預測，全球人工智能硬件市場規(guī)模將在未來幾年內(nèi)迅速增長，其中服務器市場將占據(jù)相當大的份額。英特爾的技術(shù)創(chuàng)新將有望在這一領(lǐng)域發(fā)揮關(guān)鍵作用，推動人工智能技術(shù)的發(fā)展。


臺積電透露1.4nm工藝進展

據(jù)臺積電透露，其1.4nm級別的工藝制程研發(fā)已經(jīng)全面啟動。

臺積電在會議上重申，其2nm級別的制程將按照預定計劃在2025年開始量產(chǎn)。這一計劃的實施將進一步鞏固臺積電在全球半導體制造領(lǐng)域的領(lǐng)先地位。此外，據(jù)消息人士透露，臺積電的1.4nm制程節(jié)點的正式名稱為A14。

盡管臺積電目前尚未公布A14的量產(chǎn)時間和具體參數(shù)，但根據(jù)其已公布的生產(chǎn)計劃，可以推測A14節(jié)點預計將在2027年至2028年間問世。這一預測基于臺積電N2節(jié)點計劃于2025年底量產(chǎn)，N2P節(jié)點則定于2026年底量產(chǎn)的現(xiàn)狀。

在技術(shù)層面，臺積電的A14節(jié)點可能不會采用垂直堆疊互補場效應晶體管(CFET)技術(shù)，但臺積電仍在積極探索這一領(lǐng)域。預計A14將像N2節(jié)點一樣，依賴于臺積電第二代或第三代環(huán)繞柵極場效應晶體管(GAAFET)技術(shù)。

臺積電強調(diào)，為了使N2和A14等節(jié)點能夠真正發(fā)揮作用，實現(xiàn)新的性能、功耗和功能水平，需要進行系統(tǒng)級的協(xié)同優(yōu)化。這一點對于臺積電的研發(fā)團隊來說，無疑是一個巨大的挑戰(zhàn)。


半導體未來技術(shù)方向

在本屆的IEDM上，介紹了很多面向未來芯片的技術(shù)。當中包括但不限于“下一代 CMOS”、“將器件構(gòu)建到多層布線工藝中的技術(shù)”、“傳感器內(nèi)計算技術(shù)”、“寬間隙器件”和“圖像傳感器”。

將構(gòu)成 CMOS 的兩個 FET 堆疊起來，將硅面積減少一半

第一個是“下一代 CMOS 邏輯”領(lǐng)域中的“互補 FET (CFET)”。

CMOS 邏輯由至少兩個晶體管組成：一個 n 溝道 MOS FET 和一個 p 溝道 MOS FET。晶體管數(shù)量最少的邏輯電路是反相器（邏輯反相電路），由1個n溝道MOS和1個p溝道MOS組成。換句話說，它需要相當于兩個晶體管的硅面積。

CFET 是這兩種類型 MOSFET 的三維堆疊。理論上，可以利用一個 FET 占據(jù)的硅面積來制作逆變器。與傳統(tǒng)CMOS相比，硅面積減半。但制造工藝相當復雜，挑戰(zhàn)重重，打造難度較大。

在IEDM 2023上，CFET研發(fā)取得了重大進展。臺積電和英特爾均推出了單片堆疊下層 FET 和上層 FET 的 CMOS 電路。TSMC 演示了一個 CFET 原型，該原型將 n 溝道 FET 單片堆疊在 p 溝道 FET 之上。所有 FET 均具有納米片結(jié)構(gòu)。柵極間距為48nm。制造成品率達90%以上。目前的開/關(guān)比超過6位數(shù)。

Intel 設(shè)計了一個 CFET 原型，將三個 n 溝道 FET 單片堆疊在三個 p 溝道 FET 之上 。所有 FET 均具有納米帶結(jié)構(gòu)（與納米片結(jié)構(gòu)基本相同的結(jié)構(gòu)）。我們制作了柵極間距為 60nm 的 CMOS 反相器原型并確認了其運行。


采用二維材料制成GAA結(jié)構(gòu)的納米片溝道

下一代 CMOS 邏輯晶體管的另一個有希望的候選者是溝道是過渡金屬二硫?qū)倩?(TMD) 化合物的二維材料（單層和極薄材料）的晶體管。

當 MOSFET 的溝道尺寸縮短時，“短溝道效應”成為一個主要問題，其中閾值電壓降低且變化增加。減輕短溝道效應的一種方法是使溝道變薄。TMD很容易形成單分子層，原則上可以創(chuàng)建最薄的溝道。

TMD 溝道最初被認為是一種用于小型化傳統(tǒng)平面 MOSFET 的技術(shù)（消除了對鰭結(jié)構(gòu)的需要）。最近，選擇TMD作為環(huán)柵（GAA）結(jié)構(gòu)的溝道材料的研究變得活躍。候選溝道材料包括二硫化鉬（MoS2）、二硫化鎢（WS2）和二硒化鎢（WSe2）。

包括臺積電等在內(nèi)的聯(lián)合研究小組開發(fā)了一種具有納米片結(jié)構(gòu)的n溝道FET，其中溝道材料被MoS2單層取代。柵極長度為40nm。閾值電壓高，約為1V（常關(guān)操作），導通電流約為370μA/μm（Vds約為1V），電流開關(guān)比為10的8次方。

imec 和 Intel 的聯(lián)合研究團隊使用 300mm 晶圓上的 2D 溝道候選材料制造了原型 n 溝道 MOS 和 p 溝道 MOS，并評估了它們的特性。候選材料有 MoS2、WS2 和 WSe2。MoS2單層膜適用于n溝道FET，WSe多層膜適用于p溝道FET。

包括臺積電等在內(nèi)的聯(lián)合研究小組開發(fā)出一種二維材料晶體管，其電流-電壓特性與n溝道FET和p溝道FET相同。MoS2（一種 n 溝道材料）和 WSe2（一種 p 溝道材料）在藍寶石晶圓上生長，并逐個芯片轉(zhuǎn)移到硅晶圓上。此外，英特爾還原型制作了具有GAA結(jié)構(gòu)的二維材料溝道FET，并在n溝道和p溝道上實現(xiàn)了相對較高的遷移率。


石墨烯、釕和鎢將取代銅 (Cu) 互連

多層布線是支持CMOS邏輯擴展的重要基礎(chǔ)技術(shù)。人們擔心，當前流行的銅（Cu）多層互連的電阻率將由于小型化而迅速增加。因此，尋找金屬來替代 Cu 的研究非?；钴S。候選材料包括石墨烯、釕 (Ru) 和鎢 (W)。

臺積電將宣布嘗試使用石墨烯（一種片狀碳同素異形體）進行多層布線。當我們制作不同寬度的互連原型并將其電阻與銅互連進行比較時，我們發(fā)現(xiàn)寬度為15 nm或更小的石墨烯互連的電阻率低于銅互連的電阻率。石墨烯的接觸電阻率也比銅低四個數(shù)量級。將金屬離子嵌入石墨烯中可以改善互連的電性能，使其成為下一代互連的有前途的材料。

imec 制作了高深寬比 (AR) 為 6 至 8、節(jié)距為 18 nm 至 26 nm 的 Ru 兩層精細互連原型，并評估了其特性 。制造工藝為半鑲嵌和全自對準過孔。在AR6中原型制作寬度為10 nm（對應間距18 nm至20 nm）的Ru線測得的電阻值低于AR2中模擬的Cu線的電阻值。

應用材料公司開發(fā)了一種充分利用鎢 (W) 的低電阻互連架構(gòu)。適用于2nm以上的技術(shù)節(jié)點。我們充分利用 W 襯墊、W 間隙填充和 W CMP（化學機械拋光）等基本技術(shù)。


將存儲器等元件納入多層布線過程

一種有些不尋常的方法是研究多層互連過程（BEOL）中的存儲器等構(gòu)建元件。多層布線下面通常是 CMOS 邏輯電路。因此，理論上，BEOL 中內(nèi)置的元件不會增加硅面積。它是提高存儲密度和元件密度的一種手段。

斯坦福大學和其他大學的聯(lián)合研究小組將提出在多層邏輯布線工藝中嵌入氧化物半導體 (OS) 增益單元晶體管型存儲元件的設(shè)計指南。操作系統(tǒng)選擇了氧化銦錫 (ITO) FET。我們比較了 OS/Si 混合單元和 OS/OS 增益單元。

imec 開發(fā)了 MRAM 技術(shù)，可將自旋軌道扭矩 (SOT) 層和磁隧道結(jié) (MTJ) 柱減小到大致相同的尺寸。它聲稱可以將功耗降低到傳統(tǒng)技術(shù)的三分之一，將重寫周期壽命延長10的15次方，并減少存儲單元面積。

加州大學洛杉磯分校率先集成了壓控 MRAM 和 CMOS 外圍電路。MRAM的切換時間極短，為0.7ns（電壓1.8V）。原型芯片的讀取訪問時間為 8.5ns，寫入周期壽命為 10 的 11 次方。


將計算功能納入傳感器中

“傳感器內(nèi)計算技術(shù)”，它將某種計算功能集成到傳感器中。包括旺宏國際在內(nèi)的聯(lián)合研究小組將展示基于 3D 單片集成技術(shù)的智能圖像傳感器。使用 20nm 節(jié)點 FinFET 技術(shù)，將類似于 IGZO DRAM 的存儲層單片層壓在 CMOS 電路層的頂部，并在其頂部層壓由二維材料 MoS2 制成的光電晶體管陣列層。光電晶體管陣列的布局為5×5。

西安電子科技大學和西湖大學的聯(lián)合研究小組設(shè)計了一種光電神經(jīng)元，由一個光電晶體管和一個閾值開關(guān)組成，用于尖峰神經(jīng)網(wǎng)絡。對連續(xù)時間內(nèi)的傳感信號（光電轉(zhuǎn)換信號）進行壓縮編碼。


在硅晶圓上集成 GaN 功率晶體管和 CMOS 驅(qū)動器

對于能帶隙比 Si 更寬的化合物半導體器件（寬禁帶器件），在 Si 晶圓上制造氮化鎵 (GaN) 基 HEMT 的運動十分活躍。

英特爾在 300mm 硅晶圓上集成了 GaN 功率晶體管和 CMOS 驅(qū)動器。CMOS驅(qū)動器是GaN增強型n溝道MOS HEMT和Si p溝道MOS FET的組合。用于GaN層的Si晶片使用(111)面。對于 Si MOS FET，將另一個面的硅晶片粘合在一起，只留下薄層，用作溝道。

CEA Leti 開發(fā)了用于 Ka 波段功率放大器的 AlN/GaN/Si MIS-HEMT。兼容200mm晶圓Si CMOS工藝。通過優(yōu)化柵極絕緣膜SiN而原型制作的HTMT的ft為81GHz，fmax為173GHz。28GHz 時的 PAE（功率負載效率）極高，達到 41%（電壓 20V）。假設(shè)我們已經(jīng)實現(xiàn)了與 GaN/SiC 器件相當?shù)男阅堋?/span>

6400萬像素、像素尺寸為0.5μm見方的小型CMOS圖像傳感器。

在圖像傳感器中，顯著的成果包括像素數(shù)量的增加、像素尺寸的減小、噪聲的減少以及自動對焦功能的進步。

三星電子已試制出具有 6400 萬像素、小像素尺寸為 0.5 μm 見方的高分辨率 CMOS 圖像傳感器。使用銅電極混合鍵合堆疊三個硅晶片，并為每個像素連接一個光電二極管和后續(xù)電路。與傳統(tǒng)型號相比，RTS（隨機電報信號）噪聲降低了 85%，F(xiàn)D（浮動擴散）轉(zhuǎn)換增益提高了 67%。

OmniVision Technologies 開發(fā)了一款 HDR 全局快門 CMOS 圖像傳感器，其像素間距為 2.2μm 。它是通過將兩片硅片粘合在一起而制成的。FPN（固定模式噪聲）為1.2e-（rms值），時間噪聲為3.8e-（rms值）。

佳能推出了一款雙像素交叉 CMOS 圖像傳感器原型，帶有一對扭轉(zhuǎn) 90 度的光電二極管。使用各個方向的相位差檢測來執(zhí)行自動對焦。AF 的最低照度低至 0.007lux。