半導體行業(yè)的發(fā)展離不開行業(yè)的共識，而行業(yè)的共識往往體現(xiàn)在行業(yè)所公認的路線圖里面。在上世紀末，美國的半導體工業(yè)協(xié)會SIA聯(lián)合歐洲和亞洲的半導體行業(yè)，開始發(fā)布大名鼎鼎的國際半導體技術路線圖（ITRS）。ITRS主要的貢獻是通過協(xié)調全球的半導體行業(yè)，發(fā)布了在21世紀初十多年中的芯片技術路線圖，包括特征尺寸，功率密度，邏輯門密度等等。在上周，SIA和SRC聯(lián)合發(fā)布了微電子和高級封裝路線圖，作為ITRS的后繼者。

MAPT路線圖主要針對未來十年左右(2023－2035)的時間范圍，首先分析了時間范圍內對于芯片行業(yè)的應用需求，包括主要驅動應用、能效比需求以及安全需求，并且根據(jù)這些需求，分別分析了半導體各細分行業(yè)（數(shù)字處理、高級封裝和異構繼承、模擬和混合信號半導體、硅光技術和MEMS、半導體工藝、設計建模和測試標準、半導體材料以及供應鏈）需要所對應的技術進步來滿足這些需求。

數(shù)字芯片：邏輯密度增速減慢，架構創(chuàng)新驅動技術進步

數(shù)字芯片向來是半導體芯片中最核心的品類，其出貨量大，對于半導體芯片工藝的依賴度高，往往是驅動整個半導體行業(yè)發(fā)展的核心芯片品類；因此在在MAPT路線圖中，對于數(shù)字芯片相關的路線圖分析也是最詳實的。

在關于數(shù)字芯片的路線圖中，我們首先看到了和以往摩爾定律所預測的截然不同的數(shù)字。MAPT路線圖預計，未來十年，晶體管密度將從目前的200億每平方厘米增加到800億每平方厘米，即10年增加4倍。在過去，摩爾定律預測每18個月晶體管密度翻倍，因此10年間晶體管密度應該增加64倍以上，這樣來看根據(jù)MAPT的路線圖預測，未來晶體管密度的增長速度會遠遠低于之前摩爾定律的速度——未來十年的晶體管密度上升速度，僅僅相當于過去三年的水平。

而如果我們仔細看最近幾年的半導體工藝演進的話，我們可以發(fā)現(xiàn)事實上晶體管性能（即門延遲）的改善甚至更落后于之前摩爾定律所預測的每18個月提升40% － 目前來看每代工藝演進在集成度翻倍的同時，晶體管性能僅僅提升10－20%之間，而在未來這個數(shù)字甚至會更小。因此，從MAPT路線圖中，我們可以大概估算出，未來十年中，隨著晶體管集成度翻四倍，晶體管的性能提升大約在20－30%左右。換句話說，數(shù)字芯片性能提升基本不能依靠晶體管性能提升，而是要依靠其他的方法。

在MAPT中，數(shù)字邏輯未來的進步主要靠架構上的進步。MAPT提出主要的進步方向包括：

進一步提升集成度：由于半導體工藝進步在未來十年中對于邏輯密度的提升貢獻有限，為了進一步提升集成度，主要需要依靠高級封裝技術。高級封裝技術可以用不同的堆疊方式（2.5D以及3D）把不同的芯片粒（chiplet）集成在同一個封裝里并且可以解決先進工藝的良率問題，因此可望在未來中高端芯片中得到更廣泛的應用。

降低數(shù)據(jù)移動開銷：隨著未來芯片集成度越來愈高（即邏輯越來越復雜），數(shù)據(jù)互聯(lián)的開銷將會成為芯片性能和能效比的主要瓶頸；例如，根據(jù)之前的研究，在10nm節(jié)點，高復雜度的SoC中數(shù)據(jù)互聯(lián)的功耗開銷已經占到整個芯片功耗的90%左右，而未來隨著復雜度和集成度進一步提升，數(shù)據(jù)互聯(lián)將會越來越成為瓶頸。為了解決這個問題，一方面需要使用高級封裝技術——例如，通過3D堆疊，互聯(lián)的物理距離會大大降低（因為可以垂直走線），從而降低功耗；另一個重點則是通過新的架構，例如近內存計算和存內計算，來降低開銷；最后，模擬和混合信號電路的創(chuàng)新也能降低數(shù)據(jù)移動的開銷。

使用更多的專用設計架構（domain-specific design）來取代通用設計——例如使用AI加速器來進行人工智能相關的計算（而不是使用通用架構例如CPU和常規(guī)GPU），這樣做可以大大改善能效比。當使用專用設計的架構時，軟硬件協(xié)同設計就將成為一個核心概念，因為在設計專用架構時，需要考慮軟件和應用層的實際需求（例如對于AI加速器來說，就是專用數(shù)制和特定算符的支持），從而實現(xiàn)高效率。另外，使用專用架構時，可以使用芯片粒技術，把不同的架構使用多個芯片粒實現(xiàn)，并且使用高級封裝技術集成在一起。

從以上分析可以看出，MAPT對于數(shù)字邏輯電路的進一步演進是以高級封裝技術為主線，使用基于高級封裝技術進一步提升集成度、降低數(shù)據(jù)移動開銷并且實現(xiàn)專用架構設計的集成，從而讓芯片性能和能效比在未來十年中繼續(xù)摩爾定律時代的指數(shù)級提升。

高級封裝技術：技術快速演進成為行業(yè)支柱

高級封裝將成為未來半導體的主旋律。

例如，在未來五年中，一個系統(tǒng)中芯片粒的數(shù)量將從今天的4-10提升到10-30（提升3倍），預計在十年的時間內芯片粒數(shù)量會提升更多；在內存角度，芯片粒將會實現(xiàn)新的內存架構，從而改善內存墻問題，到時候希望內存的容量、速度和功耗將不再成為整個系統(tǒng)的瓶頸；在互聯(lián)方面，未來10年高級封裝的互聯(lián)線數(shù)量將從今天的1000-2000上升到8000，另外使用新的IO接口技術（例如PAM8，以及高密度WDM光學互聯(lián)）來進一步提升數(shù)據(jù)帶寬并降低數(shù)據(jù)移動開銷。

這些需求具體對應到高級封裝的技術演進，MAPT在高級封裝章節(jié)提出了未來十年的技術演進方向。

我們認為，在高級封裝未來十年中，最關鍵的技術演進包括：

進一步提升IO密度：將芯片粒之間的bump（焊球）間距從100微米降低到25微米，從而將IO密度提升16倍。

進一步提升IO互聯(lián)線密度：這里的互聯(lián)線密度包括在晶圓正面將今天的2-3層線間距大于1微米的頂層銅互聯(lián)發(fā)展到7層線間距小于1微米的銅互聯(lián)，晶圓背面的RDL層互聯(lián)從一層上升到三層互聯(lián)并且將線間距從10微米降低到2微米；以及在晶圓間的互聯(lián)線間距從5微米降低到1微米，即互聯(lián)線密度提升25倍。

革新集成鍵合技術：從目前基于焊接（solder）的鍵合集成技術逐漸改進到die-to-wafer以及die-to-die的鍵合。新的集成鍵合技術將是實現(xiàn)高密度IO的核心技術。

從高級封裝技術的演進路線圖，我們可以看到摩爾定律的指數(shù)規(guī)律正在高級封裝領域繼續(xù)發(fā)生。在未來十年中，高級封裝的IO密度將預計會提升16倍，IO互聯(lián)密度提升25倍，這大約是每2.2-2.5年翻倍的規(guī)律，這和之前摩爾定律預計每1.5年芯片晶體管密度翻倍的規(guī)律相近，只是翻倍時間從1.5年變成了2.5年。


終端廠商及設計公司向產業(yè)鏈前端滲透

半導體產業(yè)鏈三種權利：設計權（決定創(chuàng)新和供給）+代工權（決定安全和產能）+設備權（決定產業(yè)鏈安全和工藝底層突破）。 我們認為，芯片產業(yè)全球化分工使設計與制造環(huán)節(jié)分離，存在供應鏈的地理分割，加劇了受外部因素影響而供需失衡的風險， 因此企業(yè)向產業(yè)鏈前端滲透、實現(xiàn)自主可控已是大勢所趨。

1、對于終端廠商來說，芯片領域將成為新的主戰(zhàn)場，著力于掌握芯片設計權甚至代工權是終端企業(yè)未來發(fā)展方向。

目前部分下游軟硬件公司逐步開啟芯片自研模式。①智能手機：小米、OPPO、vivo等芯片研發(fā)主要聚焦于影像、藍牙、電池 管理等細分領域；②智能汽車：以特斯拉為先鋒，傳統(tǒng)車企以及造車新勢力如通用、比亞迪、蔚來等也先后進軍芯片自研；③ 互聯(lián)網：亞馬遜、微軟、谷歌、阿里等通過推出定制化的自研芯片，驅動云計算服務的創(chuàng)新迭代。參考全球智能手機巨頭的發(fā) 展歷程，隨著產品同質化加劇，芯片區(qū)別的重要性日益突顯，成功的頭部手機廠商均擁有較強的芯片設計研發(fā)水平，如蘋果的 A系列芯片、三星的獵戶座芯片以及華為的麒麟系列芯片，驗證了掌握核心造芯技術對于終端廠商的重要性。

2、對于IC設計公司來說，自建晶圓廠、在成熟工藝節(jié)點掌握獨立代工權、將芯片設計和生產制造環(huán)節(jié)集于一體，將成為趨勢。

當前，缺乏代工權已經成為制約中國半導體設計公司發(fā)展的關鍵因素。①產能不足：設計公司晶圓制造是芯片產業(yè)鏈的重要環(huán) 節(jié)，在當前全球晶圓產能緊缺、終端消費需求復蘇的大背景之下，中國大陸芯片仍有較大供需缺口，晶圓代工廠產能無法匹配 設計公司不斷提升的技術水平。②利潤承壓：晶圓短缺導致代工廠漲價，增加IC設計公司成本。

半導體材料行業(yè)未來發(fā)展趨勢

1、部分半導體材料國產替代已取得進展

近年來，一方面受益于國內下游晶圓產業(yè)的發(fā)展和政府對產業(yè)的支持，同時半導體材料廠商積極吸納、培養(yǎng)高層次技術人才，把握行業(yè)和技術發(fā)展趨勢，積累研發(fā)經驗和攻克關鍵技術，募集資金投入產能建設，在新產品的研發(fā)、生產、客戶導入等方面均取得了一定突破。目前本土廠商在部分半導體材料細分領域已經取得了較高的市場份額，如8英寸及以下半導體硅片的產能可基本滿足國內晶圓代工產業(yè)的需求。


2、高端半導體材料國產替代仍有較大空間

12英寸硅片、ArF光刻膠等半導體材料對產品的性能要求更為嚴苛、技術要求更高，本土廠商正在突破這些高端產品的技術和市場壁壘。例如，在12英寸硅片領域，本土廠商滬硅產業(yè)正處于產能提升階段；彤程新材、南大光電、上海新陽等廠商在ArF光刻膠領域穩(wěn)步推進產品研發(fā)，進展較為順利。受益于大陸晶圓代工產業(yè)的快速發(fā)展和國產替代趨勢下企業(yè)得到的政策、產業(yè)支持，本土半導體材料廠商有望保持快速成長；中低端產品有望進一步擴大產能、提高市占率，高端產品有望加速取得產品研發(fā)、客戶導入進展，不斷拓寬企業(yè)成長邊界。


FD-SOI將為國內開啟先進制程大門提供可能

隨著5G通信、智能駕駛、人工智能等潮流興起，SOI技術憑借高性能、低功效的優(yōu)勢，帶動SOI硅片需求量大幅增加。基于SOI 材料的FD-SOI是先進工藝（28nm以下）兩大技術路線之一，也是國內突破先進工藝的方案之一：


1、基于SOI的兩大技術路線：RF-SOI技術用于5G射頻芯片，F(xiàn)D-SOI開啟28nm以下先進制程

RF-SOI（射頻絕緣體上硅）：相較于傳統(tǒng)的GaAs和SOS技術，不僅成本更低、集成度更高，還發(fā)揮了SOI材料結構的優(yōu)勢， 所實現(xiàn)的器件具有高品質、低損耗、低噪聲等射頻性能，主要用于制造智能手機和無線通信設備上的射頻前端芯片。 FD-SOI：FinFET和FD-SOI是發(fā)展先進工藝（28nm以下）的兩大解決方案。FinFET技術路線的先進工藝帶來了工藝復雜、 工序繁多、良率下降等問題，使得在28 nm以下制程的每門成本不降反升。FD-SOI技術路線逐漸得到業(yè)界關注。 理論上，利用DUV光刻機制造的FD-SOI產品，可以達到與采用EUV光刻機制造的FinFET產品相當?shù)男阅堋?/span>


2、材料：核心技術由法國Soitec掌握，中國大陸加快追趕步伐

國外：300mm的SOI硅片核心技術由法國Soitec掌握，日本信越化學、SUMCO、中國臺灣環(huán)球晶圓等少數(shù)企業(yè)具備生產能力。 國內：滬硅產業(yè)旗下子公司獲得Soitec技術授權，公司于2022年2月完成50億定增，其中20億元投入高端硅基材料研發(fā)。項 目完成后，滬硅產業(yè)將建立300mm高端硅基材料的供應能力，并完成40萬片/年的產能建設，加快在SOI領域的追趕步伐。