隨著半導體前端節(jié)點變得越來越小，設計成本快速增加。在這種情況下，先進封裝及其 2.5D 和 3D 解決方案在降低與前端制造相關的成本影響方面變得至關重要且有效，同時還有助于提高系統(tǒng)性能并提供更低的延遲、更高的帶寬和電源效率。

根據 Yole 的定義，如果一個die能在每平方毫米內能集成超過16個pitch小于130μm的I/O。如超高密度 (UHD) 扇出、嵌入式硅橋、硅中介層、3D 堆棧存儲器（例如 3D NAND）、高帶寬存儲器（HBM）和 3D 堆棧 DRAM 就是滿足這些標準的一些封裝平臺。

另一個值得考慮的平臺是 3DSoC，它采用芯片到晶圓 (D2W:die-to-wafer) 的混合鍵合。嵌入式硅橋（embedded Si bridges）有兩種可能的選擇：第一種，稱為 EMIB，由 Intel 提出并嵌入IC基板中；第二種是嵌入模制化合物（mold compound）中的硅中介層，由 TSMC (LSI) 和 SPIL (FOEB) 提供。

具體到硅中介層（ Si interposers）方面，則有兩種產品：一種是傳統(tǒng)的或非有源的，通常由 TSMC、三星和 UMC 提供；另一種是有源的，即英特爾的 Foveros。把EMIB 與 Foveros 結合則產生了 Co-EMIB，這個技術被應用到了英特爾的 Ponte Vecchio處理器上。三星、SK海力士和美光則提供了3D 堆疊 DRAM 和 HBM 內存。

值得一提的是，長江存儲是迄今唯一一家使用晶圓對晶圓(W2W：wafer to wafer) 混合鍵合技術生產 3D NAND 的公司。但包括鎧俠和上述三家公司在哪的競爭對手都在考慮進攻這項技術。

此外，Sony（自2015年起）和OmniVision（自2022年起）這樣的CIS供應商使用W2W混合鍵合生產的CMOS圖像傳感器也是一種3D堆疊封裝平臺，但它們不是高端性能平臺，因為它不能滿足I/O方面密度和間距的要求 ，這代表著其與上述封裝有著相當?shù)牟罹唷?br style="white-space: normal; color: rgb(102, 102, 102); font-family: 宋體; font-size: 12px;"/>

01
先進封裝發(fā)展歷程

電子集成技術分為三個層次，芯片上的集成，封裝內的集成，PCB板級集成，其代表技術分別為SoC，SiP和PCB（也可以稱為SoP或者SoB）。

芯片上的集成主要以2D為主，晶體管以平鋪的形式集成于晶圓平面；同樣，PCB上的集成也是以2D為主，電子元器件平鋪安裝在PCB表面，因此，二者都屬于2D集成。而針對于封裝內的集成，情況就要復雜的多。

電子集成技術分類的兩個重要判據：1.物理結構，2.電氣連接(電氣互連)。

目前先進封裝中按照主流可分為2D封裝、2.5D封裝、3D封裝三種類型。

2D封裝

2D封裝是指在基板的表面水平安裝所有芯片和無源器件的集成方式。2D封裝上包括FOWLP、FOPLP等技術。

物理結構：所有芯片和無源器件均安裝在基板平面，芯片和無源器件和 XY 平面直接接觸，基板上的布線和過孔均位于 XY 平面下方；電氣連接：均需要通過基板（除了極少數(shù)通過鍵合線直接連接的鍵合點）

臺積電在2017年開發(fā)的InFO技術。InFO技術與大多數(shù)封裝廠的Fan-out類似，可以理解為多個芯片F(xiàn)an-out工藝的集成，主要區(qū)別在于去掉了silicon interposer，使用一些RDL層進行串連（2016年推出的iPhone7中的A10處理器，采用臺積電16nm FinFET工藝以及InFO技術）。


另外，還有一種2D+ 集成

2D+集成是指的傳統(tǒng)的通過鍵合線連接的芯片堆疊集成。也許會有人問，芯片堆疊不就是3D嗎，為什么要定義為2D+集成呢？

主要基于以下兩點原因：

1）3D集成目前在很大程度上特指通過3D TSV的集成，為了避免概念混淆，我們定義這種傳統(tǒng)的芯片堆疊為2D+集成；

2）雖然物理結構上是3D的，但其電氣互連上均需要通過基板，即先通過鍵合線鍵合到基板，然后在基板上進行電氣互連。這一點和2D集成相同，比2D集成改進的是結構上的堆疊，能夠節(jié)省封裝的空間，因此稱之為2D+集成。

物理結構：所有芯片和無源器件均地位于XY平面上方，部分芯片不直接接觸基板，基板上的布線和過孔均位于XY平面下方；

電氣連接：均需要通過基板（除了極少數(shù)通過鍵合線直接連接的鍵合點）


2.5D封裝

2.5D封裝通常是指既有2D的特點，又有部分3D的特點，其中的代表技術包括英特爾的EMIB、臺積電的CoWoS、三星的I-Cube。

物理結構：所有芯片和無源器件均XY平面上方，至少有部分芯片和無源器件安裝在中介層上（Interposer），在XY平面的上方有中介層的布線和過孔，在XY平面的下方有基板的布線和過孔。

電氣連接：中介層（Interposer）可提供位于中介層上的芯片的電氣連接。

2.5D集成的關鍵在于中介層Interposer，一般會有幾種情況，1）中介層是否采用硅轉接板，2）中介層是否采用TSV，3）采用其他類型的材質的轉接板；在硅轉接板上，我們將穿越中介層的過孔稱之為TSV，對于玻璃轉接板，我們稱之為TGV。

3D封裝

3D封裝和2.5D封裝的主要區(qū)別在于：2.5D封裝是在Interposer上進行布線和打孔，而3D封裝是直接在芯片上打孔和布線，電氣連接上下層芯片。3D集成目前在很大程度上特指通過3D TSV的集成。

3D集成和2.5D集成的主要區(qū)別在于：2.5D集成是在中介層Interposer上進行布線和打孔，而3D集成是直接在芯片上打孔（TSV）和布線（RDL），電氣連接上下層芯片。

物理結構：所有芯片和無源器件均位于XY平面上方，芯片堆疊在一起，在XY平面的上方有穿過芯片的TSV，在XY平面的下方有基板的布線和過孔。

電氣連接：通過TSV和RDL將芯片直接電氣連接

3D集成大多數(shù)應用在同類芯片堆疊中，多個相同的芯片垂直堆疊在一起，通過穿過芯片堆疊的TSV互連，如下圖所示。同類芯片集成大多應用在存儲器集成中，例如DRAM Stack，F(xiàn)LASH Stack等。

4D 集成

物理結構：多塊基板以非平行方式安裝，每塊基板上都安裝有元器件，元器件安裝方式多樣化。電氣連接：基板之間通過柔性電路或者焊接連接，基板上芯片電氣連接多樣化。


02
前途無量的先進封裝市場

與其他封裝平臺相比，高端性能封裝的單位數(shù)量很小，但由于其復雜性導致平均售價較高，因此它產生的收入比例更高。預計到 2027 年收入將超過145億美元，高于 2022 年的 26億美元，這就意味著其在2022到2027年間的CAGR為41%。

這種健康增長歸因于包括云計算、網絡、人工智能、自動駕駛、個人計算和游戲在內的高性能計算終端系統(tǒng)的增加。這些應用都需要用更復雜的節(jié)點生產更大、更復雜的芯片，這些節(jié)點會隨著成本的增加而擴展。這些趨勢促使半導體行業(yè)制定具有高端封裝選項的系統(tǒng)級擴展策略，而不僅僅是擴展 FE 高級節(jié)點。

通過將大型單片 SoC 裸片拆分成更小的芯片并僅縮放最關鍵的電路組件，小芯片以及異構集成是降低縮放成本的一種選擇。這只能通過使用具有高連接密度、高帶寬和良好功率效率的 2.5D 和 3D 集成技術來實現(xiàn)。因此，由于研發(fā)和生產方面的重大進步，微凸塊、硅通孔 (TSV)、銅柱和混合鍵合正在推動高端性能應用中的 IO 密度和功能集成達到新高度。

3D SoC（包括die-to-wafer和die-to-die混合封裝）則被看作是10μm以下pitch技術的下一個突破點。作為前端封裝技術，這使得高端系統(tǒng)級性能與3D DRAM的更密集的3D IC堆疊、異構集成封裝和封裝分區(qū)SoC die成為可能。領先的供應商，尤其是臺積電、三星和英特爾，都以此為目標，提供或計劃提供尖端的混合鍵合解決方案。這也許是半導體和封裝世界之間的真正接觸點。

先進封裝正在向前端靠攏。證據在于代工廠和 IDM，因為它們正在成為市場上最先進的2.5D 和 3D 封裝解決方案領導者。OSAT 正努力順應這一趨勢，提供創(chuàng)新的先進封裝解決方案，以幫助解決摩爾定律放緩帶來的前端挑戰(zhàn)，但他們要打入混合鍵合市場將是極其困難的，因為他們缺乏前端能力和必要的資源。

當然，我們也必須承認，沒有事情是百分百的。


03
拆解當前的先進封裝市場

封裝技術不斷發(fā)展，以滿足日益增長的芯片集成度和對每個組件更高性能的需求。芯片封裝已經完成了從其傳統(tǒng)用途的演變。在傳統(tǒng)用途中，芯片封裝僅用作芯片保護?，F(xiàn)在，封裝的設計選擇在解決縮放的減速和滿足對高性能的多樣化需求方面起著至關重要的作用。

通過2.5D&3D異構封裝技術也實現(xiàn)了更小的占用空間和超高布線。

最近，新的參與者進入了先進封裝解決方案領域，以提高其高端產品的性能。各種架構和功能也用于增強die之間的互連。例如，硅通孔與die之間的垂直連接已成為一種有吸引力的解決方案，可用于減小封裝尺寸、提高信號完整性并在 HBM 存儲器中提供更高的數(shù)據傳輸速率。傳統(tǒng)的銅微凸塊用于創(chuàng)建短而快速的芯片到芯片或芯片到基板的互連。盡管縮小凸點（bumps）變得越來越困難，但一些廠商已經推出了一種使用混合鍵合的新解決方案，以提供直接的、更高密度的互連和可擴展的互連間距。

Yole 對先進封裝市場最近出現(xiàn)的各種封裝解決方案進行了分析和比較并發(fā)現(xiàn)：NVIDIA 的 A100 使用 TSMC 的大型硅中介層連接 GPU 和 HBM 內存，從而優(yōu)化了占用空間并提高了組件性能；然而，中介層的成本相對較高，因為封裝中超過 50% 的芯片全部對應的中介層芯片。面對這些挑戰(zhàn)和硅中介層工藝的成本影響，一些制造商（如 AMD）使用替代解決方案（例如模制中介層 （mold interposer））來減小硅芯片的尺寸和成本。AMD 的 MI210 組件將芯片集成在扇出高架橋接（ fan-out elevated bridge technology）技術中，其中多個橋接芯片將處理器裸片連接到 HBM 內存。橋接芯片嵌入封裝成型中，HBM 和 GPU 裸片堆疊在模具中介層（ mold interposer）上，銅柱結構穿過成型件，用于將信號從裸片垂直傳輸?shù)交濉Ｔ摻鉀Q方案提供了更好的電氣性能并降低了成本。

Apple 憑借其 Apple M1 Ultra 組件也進入了先進封裝市場，該組件使用本地硅中介層連接兩個處理器，將這項技術標記為超融合（ultra-fusion）。這種新穎的封裝工藝，包括芯片優(yōu)先工藝（chip-first）和最后再分配（redistribution last）工藝，這也正是臺積電的 InFO-L 工藝。該組件中使用的 LPDDR5 內存并未直接與處理器芯片互連，而是僅集成在封裝基板級別。

面對先進封裝縮放和互連方面的不同挑戰(zhàn)，混合鍵合已被引入作為各種半導體組件的封裝解決方案。

2022年，AMD還首創(chuàng)了V-Cache技術。它通過使用芯片到晶圓混合鍵合將緩存芯片連接到處理器來使用額外的緩存。這種使能技術允許高速緩存的垂直堆疊，以改進互連、減少鍵合間距并加快處理器內核對高速緩存的訪問。一旦混合鍵合良率得到優(yōu)化，該工藝將為 3D 封裝提供更有前途的解決方案。

臺積電在覆蓋前端和后端方面發(fā)揮著至關重要的作用，因為它具有制造用于最新處理器芯片的先進節(jié)點的代工能力，并提供 OSAT 無法提供的先進和復雜的后端服務。異構解決方案使具有不同功能的多個小芯片和來自不同制造工藝流程的芯片能夠集成到一個封裝中。主要目標是提供一種具有成本效益的集成方案，同時具有改進的性能、更高的傳輸速度和更低的功耗。


04
對設備和材料的要求

先進封裝設備與現(xiàn)有平臺一樣多種多樣，服務于所有級別的互連，即在 Si 芯片（或小芯片）、Si 光子芯片、布線或再分布層 (RDL：redistribution layers) 級別。當中還包括如嵌入式橋接器或有機中介層、Si 中介層、IC 基板和高級印刷電路板 (PCB)在內的嵌入式布線。在每個級別，我們都看到了減小互連間距和線間距 (L/S：line space) 的趨勢。制造這種互連的復雜性來自于形成它們的各種互連形狀和材料?；ミB類型、制造方法和使用的設備可以根據基板類型（晶圓或面板）和材料（Si、有機、玻璃）進行區(qū)分。

晶圓級封裝 (WLP) 設備相對完善。該設備不斷優(yōu)化，以應對清潔和溫度控制、高縱橫比特性、增加的粗糙度、翹曲控制以及對封裝中各種材料的考慮等挑戰(zhàn)。

硅芯片頂部的布線以及硅通孔 (TSV) 均采用薄膜技術制造。對于寬松的 L/S，可以使用成熟的 MEMS 類型的設備，滿足core-FO、扇入、倒裝芯片和低端硅中介層的制造需求。對于更嚴格的 L/S，來自領先設備制造商的前端 300 毫米設備用于制造 BEOL 布線、TSV 或用于高端硅中介層、硅橋接芯片、3D 堆棧存儲器和 3D SoC。WLP FO（HD 和 UHD）考慮了略有不同的方法，其中 RDL 或通模通孔（TMV：Through-Mold-Vias）被制造到環(huán)氧模塑料 (EMC：Epoxy Mold Compound)。

布線完成后，芯片通過混合鍵合較大的焊料凸塊（ bigger solder bumps）、較小的銅柱（ smaller Cu pillars）、微凸塊（microbumps）或最小的直接銅焊盤（smallest direct Cu pad進行互連。其中，混合鍵合是設備和材料供應商在芯片和晶圓處理、鍵合后光刻、沉積、減薄和平面化、蝕刻和等離子切割以及混合互連核心方面的技術轉折點。

面板級封裝 (PLP) 設備和材料供應鏈更為復雜，通常使用定制設備在 EMC、有機面板、味之素積層膜（ABF）和玻璃之上互連。PLP 可以使用減材（ subtractive）或增材（additive）工藝，其中設備優(yōu)化通常受到表面貼裝技術 (SMT)、半導體和平板顯示器行業(yè)的啟發(fā)，以解決非對稱翹曲、更厚的基板、涂層或沉積的均勻性和減薄、粗糙度增加以及處理低溫材料等挑戰(zhàn)。此外，由于缺乏適用于嚴格 L/S 的面板處理計量和檢測工具，PLP 過程控制很困難。IC 基板和先進的 PCB 面臨互連間距減小的挑戰(zhàn)，我們看到從 SMT 到薄膜的轉變技術。對于嵌入式橋接器的拾取和放置以及層壓到有機面板中的互連間距變得更加嚴格，RDL-first 用于 2.3D 有機中介層或 Chip-last FO。

總而言之，WLP 和 PLP 技術的改進與高端硅芯片的進步是互補的。因此，我們繼續(xù)看到許多令人振奮的發(fā)展。


05
中國大陸先進封裝技術發(fā)展現(xiàn)狀和存在的問題

中國大陸封裝測試（簡稱封測）企業(yè)主要集中于長江三角洲地區(qū)，根據中國半導體行業(yè)協(xié)會統(tǒng)計，2020年中國大陸封測產品銷售額達到2509.29億元，江蘇、上海、浙江3個省份2020年封測產品銷售額合計達到1838.3億元，占2020年中國大陸封測產品銷售額的73.3%。2021年中國大陸封測產品銷售額降至2466.35億元，同比下降1.7%，2022年將再次增長，預計增至2743.44億元，同比增長11.2%，預計2026年中國大陸集成電路封測市場規(guī)模將達4551.04億元，如圖20所示。包括BGA、CSP、WLP、FO、SiP和2.5D/3D等在內的先進封裝業(yè)務占比也逐年上升，2021年中國大陸規(guī)模以上的集成電路封測企業(yè)先進封裝產品銷售額占整個封裝產業(yè)的35%左右，在保持增長勢頭的同時，與國際大廠仍有不小的差距。

目前中國大陸產業(yè)領頭羊多注重基于解決集成電路工藝瓶頸的產業(yè)化，對于核心高端產品技術以及面向多功能與集成度的前瞻性技術缺乏相關技術布局。以長電科技、通富微電、華天科技、華進半導體為代表的封裝企業(yè)，在WLP、SiP及三維堆疊等方向實現(xiàn)部分產品量產與應用。開展先進封裝主要的研究機構，如中國科學院微電子研究所、中國科學院上海微系統(tǒng)與信息技術研究所、清華大學、北京大學、武漢大學、華中科技大學、北京理工大學、桂林電子科技大學、中國電子科技集團有限公司、中國航天科技集團有限公司等單位已形成了較強的研發(fā)力量，在晶圓級/板級扇出型封裝、異質芯片2.5D集成、Si基芯片3D疊層封裝等技術方面，經過長期的實踐摸索，形成的技術積累縮短了與國外先進封裝技術的差距。圖為中國科學院微電子研究所聯(lián)合華進半導體開發(fā)的三維堆疊芯片封裝。

與世界先進水平相比，中國大陸先進封裝技術存在以下問題。

（1）目前中國大陸封裝領域總體仍以傳統(tǒng)的中低端封裝為主，從先進封裝營收占總營收的比例和高密度集成等先進封裝技術發(fā)展方面，僅FC技術相對成熟，而以TSV為代表的2.5D/3D封裝和以扇出型封裝為代表的高密度扇出型技術，與國外公司的技術差距明顯，在先進封裝全球產業(yè)鏈中仍未占據重要位置，中國大陸總體先進封裝技術水平與國際領先水平還有一定的差距。未來對高端先進封裝技術的需求將越來越多，因此實現(xiàn)高端先進封裝技術突破越來越重要。

（2）先進封裝關鍵裝備及材料尚未實現(xiàn)自主可控。支撐中國大陸封裝產業(yè)鏈發(fā)展的整體基礎技術水平不高，先進封測技術所需的關鍵封裝、測試設備和材料主要依賴進口，難以滿足市場需求。

（3）先進封裝設計主要依賴境外商用EDA工具，中國大陸封裝級EDA還處于起步階段，與境外主流EDA廠商差距比較明顯，市場占有率較低，用戶反饋和迭代次數(shù)少，導致中國大陸EDA工具發(fā)展緩慢。


06
中國大陸先進封裝技術發(fā)展建議

針對中國大陸先進封裝領域的薄弱環(huán)節(jié)，重點攻關核心封裝工藝、關鍵封裝裝備及材料痛點，加快布局EDA工具，推進中國大陸集成電路封裝領域自主可控高質量發(fā)展。

（1）先進封裝工藝?；诿鞔_的產業(yè)應用需求，開發(fā)合適的封裝工藝，并重點攻關核心封裝工藝，對于需在前道平臺上加工的部分工藝，需明確前道和后道工藝分工，進行前、后道協(xié)同設計和迭代優(yōu)化。

（2）核心封裝材料。首先形成良好的材料—封裝—應用產業(yè)鏈，基于產業(yè)應用需求，對標國外進口材料，材料廠商開發(fā)相應的封裝材料，并測試評估和比較材料性能。然后，在國內先進封裝平臺上進行多輪迭代使用，最終實現(xiàn)進口材料國產化替代。

（3）關鍵封裝裝備。隨著應用需求的不斷遞進，先進封裝技術不斷升級，封裝廠商需向裝備廠商提出明確的需求，并與設備廠商協(xié)同開發(fā)關鍵封裝裝備。然后，在國內先進封裝平臺上，加快國產裝備的試用和迭代。

（4）EDA工具。發(fā)展國產EDA工具是一個漫長的過程，需要用戶不斷反饋和軟件迭代。發(fā)展國產EDA工具不僅僅局限于EDA算法和點工具研究，還需做好規(guī)劃，具有集成能力，最終形成自主可控的EDA平臺。

（5）產業(yè)鏈。預防美國針對中國大陸集成電路高端技術的進一步出口管制，加快發(fā)展中國大陸集成電路封裝領域創(chuàng)新聯(lián)合體，強化建設先進封裝聯(lián)合攻關公共平臺，完善國內芯粒異質集成產業(yè)鏈。


最后

近年來，以高性能計算、人工智能和5G通信為代表的需求牽引，加速了集成電路的發(fā)展，以尺寸微縮為主線的摩爾定律發(fā)展放緩，22 nm工藝節(jié)點以下芯片的設計和制造成本呈指數(shù)級增加，芯片尺寸受限于光刻機的最大曝光面積，單一襯底上可集成的功能有限，SoC單片向芯粒異質集成“改道”是集成電路發(fā)展的重要趨勢。依據功能劃分，將原先的大尺寸SoC芯片拆成芯粒，主要功能采用先進制程，次要功能采用成熟制程，再通過先進封裝技術，實現(xiàn)成本較低、性能接近的集成電路產品，其中先進封裝技術不再局限于后道工藝，一些關鍵工藝需在前道平臺上進行，因此需進行前后道協(xié)同設計開發(fā)。中國需快速布局芯粒領域的技術研發(fā)，通過路徑創(chuàng)新，降低中國大陸集成電路發(fā)展同集成電路既有全球體系直接對沖的風險，實現(xiàn)靈活、高效、系統(tǒng)級的新型集成電路發(fā)展模式，推動集成電路的創(chuàng)新發(fā)展與自主可控。